IP Core Procesador de redes de Petri Jerárquicas
Fil: Micolini, Orlando. Universidad Nacional de Córdoba. Facultad de Ciencias Exactas, Físicas y Naturales. Laboratorio de Arquitectura de Computadoras; Argentina.
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2022
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| author | Micolini, Orlando Arlettaz, Emiliano Birocco Baudino, Sergio H. Cebollada, Marcelo |
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| collection | Repositorio Digital Universitario |
| description | Fil: Micolini, Orlando. Universidad Nacional de Córdoba. Facultad de Ciencias Exactas, Físicas y Naturales. Laboratorio de Arquitectura de Computadoras; Argentina. |
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| id | rdu-unc.29515 |
| institution | Universidad Nacional de Cordoba |
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| publishDate | 2022 |
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| spelling | rdu-unc.295152022-11-10T05:06:17Z IP Core Procesador de redes de Petri Jerárquicas Micolini, Orlando Arlettaz, Emiliano Birocco Baudino, Sergio H. Cebollada, Marcelo Sincronización Hardware Tecnología Multi-Core Procesamiento de tareas paralelas Fil: Micolini, Orlando. Universidad Nacional de Córdoba. Facultad de Ciencias Exactas, Físicas y Naturales. Laboratorio de Arquitectura de Computadoras; Argentina. Fil: Arlettaz, Emiliano. Universidad Nacional de Córdoba. Facultad de Ciencias Exactas, Físicas y Naturales. Laboratorio de Arquitectura de Computadoras; Argentina. Fil: Birocco Baudino, Sergio H. Universidad Nacional de Córdoba. Facultad de Ciencias Exactas, Físicas y Naturales. Laboratorio de Arquitectura de Computadoras; Argentina. Fil: Cebollada, Marcelo. Universidad Nacional de Córdoba. Facultad de Ciencias Exactas, Físicas y Naturales. Laboratorio de Arquitectura de Computadoras; Argentina. La centralización de la sincronización de procesos mediante un IP-Core disminuye los tiempos requeridos para la labor de sincronización. La implementación de un procesador de Petri que ejecuta el formalismo de redes de Petri brinda una forma sencilla y efectiva de modelar, implementar, ejecutar y programar en forma directa sistemas reactivos con un alto grado de paralelismo. En este artículo se propone el desarrollo de un procesador de redes de Petri Jerárquicas (HPNP) implementado en un IP-Core, el cual, mantiene los beneficios del procesador de Petri, logra una notable reducción en los recursos de hardware utilizados y también la ejecución paralela de los procesos con el procesador de Petri. Esto último es posible gracias a la división de las redes de Petri y la implementación en hardware de un algoritmo que permite la comunicación entre las sub-redes resultantes. http://43jaiio.sadio.org.ar/proceedings/AST/Paper10_AST_Micolini.pdf Fil: Micolini, Orlando. Universidad Nacional de Córdoba. Facultad de Ciencias Exactas, Físicas y Naturales. Laboratorio de Arquitectura de Computadoras; Argentina. Fil: Arlettaz, Emiliano. Universidad Nacional de Córdoba. Facultad de Ciencias Exactas, Físicas y Naturales. Laboratorio de Arquitectura de Computadoras; Argentina. Fil: Birocco Baudino, Sergio H. Universidad Nacional de Córdoba. Facultad de Ciencias Exactas, Físicas y Naturales. Laboratorio de Arquitectura de Computadoras; Argentina. Fil: Cebollada, Marcelo. Universidad Nacional de Córdoba. Facultad de Ciencias Exactas, Físicas y Naturales. Laboratorio de Arquitectura de Computadoras; Argentina. Hardware y Arquitectura de Computadoras 2022-11-09T13:12:34Z 2022-11-09T13:12:34Z 2014 conferenceObject 1850-2806 http://hdl.handle.net/11086/29515 spa Attribution-NonCommercial-ShareAlike 4.0 International https://creativecommons.org/licenses/by-nc-sa/4.0/ Electrónico y/o Digital |
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